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数字IC密码算法介绍

数字IC密码算法主要分三类：对称算法、非对称算法、杂凑算法。

SM1对称密码算法：一种分组密码算法，分组长度为128位，密钥长度为128比特。

主要产品有：智能IC卡、智能密码钥匙、加密卡、加密机等安全产品。

SM2椭圆曲线公钥密码算法（非对称）：一种椭圆曲线公钥密码算法，其密钥长度为256比特。

SM3杂凑算法：一种密码杂凑算法，其输出为256比特。

适用于SM22椭圆曲线公钥密码算法中的数字签名和验证。

SM4对称密码算法：一个分组算法，用于无线局域网产品。

SM7对称密码算法：一种分组算法，分组长度为128比特，密钥长度为128比特。

适用于非IC卡应用，例如门禁卡、参赛证、门票，支付类校园一卡通，公交一卡通，企业一卡通

**SM9非对称算法：**是基于对的标识密码算法，与SM2类似。区别于SM2算法，SM9算法是以用户的标识（例如：、邮箱等）作为公钥，省略了交换数字证书公钥过程。

适用于云存储安全、物联网安全、电子邮件安全、智能终端保护等。

IC产品的生命周期

典型的IC产品的生命周期可以用一条浴缸曲线（Bathtub Curve）来表示。Ⅰ Ⅱ ⅢRegion (I) 被称为早夭期（Infancy period）

这个阶段产品的 failure rate 快速下降，造成失效的原因在于IC设计和生产过程中的缺陷；Region (II) 被称为使用期（Useful life period）在这个阶段产品的failure rate保持稳定，失效的原因往往是随机的，比如温度变化等等；u Region (III) 被称为磨耗期（Wear-Out period）在这个阶段failure rate 会快速升高，失效的原因就是产品的长期使用所造成的老化等。第0位是1，它的权重是2?，相乘为1×2?，后将每一位的乘积按十进制运算相加。认识了典型IC产品的生命周期，我们就可以看到，Reliability的问题就是要力图将处于早夭期failure的产品去除并估算其良率，预计产品的使用期，并且找到failure的原因，尤其是在IC生产，封装，存储等方面出现的问题所造成的失效原因。下面就是一些 IC 产品可靠性等级测试项目（IC Product Level reliability testitems ）

一、使用寿命测试项目（Life test items）：EFR, OLT (HTOL), LTOL①EFR:早期失效等级测试（ Early fail Rate Test ）目的: 评估工艺的稳定性，加速缺陷失效率，去除由于天生原因失效的产品。在电流密度很高的导体上，电子的流动会产生不小的动量，这种动量作用在金属原子上时，就可能使一些金属原子脱离金属表面到处流窜，结果就会导致原本光滑的金属导线的表面变得凹凸不平，造成性的损害。测试条件: 在特定时间内动态提升温度和电压对产品进行测试失效机制：材料或工艺的缺陷，包括诸如氧化层缺陷，金属刻镀，离子玷污等由于生产造成的失效。

数字IC测试仪的研究

随着集成电路技术的飞速发展,集成电路的测试技术已成为集成电路产业发展重要支撑之一,也是保证集成电路性能、质量的关键手段之一。对电路的要求不同数电：是实现输入输出的数字量之间实现一定的逻辑关系。目前,集成电路测试仪一般价格比较高,但在电子实验室的实验中经常需要测试中、小规模数字IC好坏,数字集成电路的测试又是一项经常性的工作,所以,自己设计一台经济实用的集成电路测试仪是非常必要的。 

研究了国内外集成电路测试技术,提出了基于单片机系统的数字IC测试仪的设计,设计包括硬件系统设计和软件系统设计。Herculus具有进行层次设计的成熟算法，进行flatprocessing的优化引擎和自动确定如何进行每个区域数据处理的能力—这些技术缩短了运行时间，提高了验证的度。的重点是硬件系统电路设计。设计包括AT89C52单片机的选择,可编程I/O接口,电源系统、键盘、复位电路,LED显示接口CH451,计算机与单片机串行通信接口MAX232,测试插座接口,上位计算机等。硬件系统各功能单元电路的设计全部采用模块化,每部分电路的选择都经过比较和优化设计,便于以后硬件的升级。 针对单片机电源电路带负载能力的扩流和测试插座接口电路的设计及数字IC测试向量编码方法等方面进行了改进,提高了硬件系统的可靠性,简化了软件编程,并借助EDA技术进行了验证。

数字IC中硬件木马

由于当今集成电路设计行业各个阶段的相对独立性，同时芯片设计与芯片制造过程分离的产业形式，导致攻击者可能在芯片设计与制造环节中，将带有特定恶意功能的“硬件木马”电路植入到芯片内部的硬件电路中。芯片组(Chipset)是主板的***组成部分，按照在主板上的排列位置的不同，通常分为北桥芯片和南桥芯片。然而，集成电路芯片早已广泛应用于国民经济的各个领域，一旦遭受“硬件木马”攻击，必给社会各方面带来严重后果。 

首先根据AES算法原理，设计并优化了一个128位的AES加密电路，并将其作为原始参考设计，在其中实现各种不同类型的硬件木马，然后从以下三个相对独立的方向着手来探索数字IC设计领域中硬件木马的特性与检测方法：FPGA设计流程，首先在片上实现我们的原始AES加密设计以及植入有木马的AES设计，然后利用Nios II软核处理器搭建测试平台，来进行AES模块的测试以及其中硬件木马的检测；ASIC设计流程，通过完成原始AES加密模块和植入有木马的AES设计的后端实现并比较例如时钟树结构之类的指纹信息、旁路信息，探索数字ASIC设计中检测硬件木马的潜在方法；电路的概率签名理论，首先简要介绍这一理论的数学原理，然后尝试运用其来分析我们的AES设计中某一功能模块的等价性。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。