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IC产品的生命周期

典型的IC产品的生命周期可以用一条浴缸曲线（Bathtub Curve）来表示。Ⅰ Ⅱ ⅢRegion (I) 被称为早夭期（Infancy period）

这个阶段产品的 failure rate 快速下降，造成失效的原因在于IC设计和生产过程中的缺陷；Region (II) 被称为使用期（Useful life period）在这个阶段产品的failure rate保持稳定，失效的原因往往是随机的，比如温度变化等等；因为此时流动的“物体”已经包括了金属原子，所以也有人称之为“金属迁移”。u Region (III) 被称为磨耗期（Wear-Out period）在这个阶段failure rate 会快速升高，失效的原因就是产品的长期使用所造成的老化等。认识了典型IC产品的生命周期，我们就可以看到，Reliability的问题就是要力图将处于早夭期failure的产品去除并估算其良率，预计产品的使用期，并且找到failure的原因，尤其是在IC生产，封装，存储等方面出现的问题所造成的失效原因。下面就是一些 IC 产品可靠性等级测试项目（IC Product Level reliability testitems ）

一、使用寿命测试项目（Life test items）：EFR, OLT (HTOL), LTOL①EFR:早期失效等级测试（ Early fail Rate Test ）目的: 评估工艺的稳定性，加速缺陷失效率，去除由于天生原因失效的产品。测试条件: 在特定时间内动态提升温度和电压对产品进行测试失效机制：材料或工艺的缺陷，包括诸如氧化层缺陷，金属刻镀，离子玷污等由于生产造成的失效。常常用于芯片Tapeout前的功能验证，或者用于基于FPGA的系统产品（非ASIC实现方案，快速推向市场）。

IC半导体的基础知识(一)

一、物理基础    所有物质按照导电能力的差别可分为导体、半导体和绝缘体三类。半导体材料的导电性能介于导体和绝缘体之间。或者说，半导体是介于导体和绝缘体之间的物质。常用的半导体材料有：元素半导体硅(Si)和锗(Ge)、化合物半导体(GaAs)等。它和DesignCompiler、PhysicalCompiler系列产品集成在一起的，包含功能强大的扫描式可测性设计分析、综合和验证技术。导体的电阻率在10-4Ω?cm以下，如铜的电阻率为1.67×10-6 Ω?cm，绝缘体的电阻率在1010 Ω?cm以上，半导体的电阻率在10-3Ω?cm～109Ω?cm之间，与导体的电阻率相比较，半导体的电阻率有以下特点。

1.对温度反映灵敏

导体的电阻率随温度的升高略有升高，如铜的电阻率仅增加0.4%左右，但半导体的电阻率则随温度的上升而急剧下降，如纯锗，温度从20℃上升到30℃时，电阻率降低一半左右。

2.杂质的影响显著

金属中含有少量杂质其电阻率不会发生显著变化，但是，极微量的杂质掺在半导体中，会引起电阻率的极大变化。如在纯硅中加入百万分之一的硼，就可以使硅的电阻率从2.3×105 Ω?cm急剧减少到0.4 Ω?cm左右。

3.光照可以改变电阻率

例如，有些半导体(如)受到光照时，其导电能力会变得很强；当无光照时，又变得像绝缘体那样不导电，利用这种特性可以制成光敏元件。而金属的电阻率则不受光照的影响。

温度、杂质、光照对半导体电阻率的上述控制作用是制作各种半导体器件的物理基础。

数字IC应用验证方真技术研究

应用验证是指导IC元器件在系统中的可靠应用的关键,重点要关注应用系统对器件接口信号的影响,因此无论是采用纯软件还是软硬件协同的方式进行应用验证都需要先完成应用系统的PCB工作。本文提出的应用验证技术方案以基IBIS模型在多个平台进行PCB SI(Signal Integrity)的方式提取出所需的数据,实现对系统应用环境的模拟;在此基础上通过软件和软硬件协同两种方法来实现数字IC器件的应用验证。为保证应用验证的顺利进行,对方案中涉及到的IBIS建模、PCB SI和S参数的提取及等技术进行了研究。5、逻辑综合――DesignCompiler验证通过，进行逻辑综合。

提出的应用验证技术方案的指导下,以SRAM的应用验证为例进行了相关的技术探索。首先对IBIS模型建模技术进行了深入研究,并完成了SRAM以及80C32等相关IC器件的IBIS模型建模工作;接着基于IBIS模型进行PCB SI,模拟了SRAM的板级应用环境并提取了应用验证所需的数据;后分别对适用于SRAM的软件平台和软硬件协同平台进行了相关设计,并完成了SRAM的应用验证。通过对SRAM的应用验证,证明了本文所提出的应用验证技术方案的可行性。此外，矽统科技的SiS635/SiS735也是这类芯片组的新军。

数字IC中硬件木马

由于当今集成电路设计行业各个阶段的相对独立性，同时芯片设计与芯片制造过程分离的产业形式，导致攻击者可能在芯片设计与制造环节中，将带有特定恶意功能的“硬件木马”电路植入到芯片内部的硬件电路中。然而，集成电路芯片早已广泛应用于国民经济的各个领域，一旦遭受“硬件木马”攻击，必给社会各方面带来严重后果。主要产品有：智能IC卡、智能密码钥匙、加密卡、加密机等安全产品。 

首先根据AES算法原理，设计并优化了一个128位的AES加密电路，并将其作为原始参考设计，在其中实现各种不同类型的硬件木马，然后从以下三个相对独立的方向着手来探索数字IC设计领域中硬件木马的特性与检测方法：FPGA设计流程，首先在片上实现我们的原始AES加密设计以及植入有木马的AES设计，然后利用Nios II软核处理器搭建测试平台，来进行AES模块的测试以及其中硬件木马的检测；ASIC设计流程，通过完成原始AES加密模块和植入有木马的AES设计的后端实现并比较例如时钟树结构之类的指纹信息、旁路信息，探索数字ASIC设计中检测硬件木马的潜在方法；具体的测试条件和估算结果可参考以下标准MIT-STD-883EMethod1005。电路的概率签名理论，首先简要介绍这一理论的数学原理，然后尝试运用其来分析我们的AES设计中某一功能模块的等价性。