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数字ic后端设计（二)

4.时钟树生成(CTS Clock tree synthesis) 。

芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟源端门单元带载很多，其负载很大并且不平衡，需要插入缓冲器减小负载和平衡。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才可以做出一个比较理想的时钟树。---Clock skew.

5. STA 静态时序分析和后。

时钟树插入后，每个单元的位置都确定下来了，工具可以提出GlobalRoute形式的连线寄生参数，此时对参数的提取就比较准确了。SE把.V和.SDF文件传递给PrimeTime做静态时序分析。确认没有时序违规后，将这来两个文件传递给前端人员做后。对Astro 而言，在detail routing 之后，

用starRC XT 参数提取，生成的E.V和.SDF文件传递给PrimeTime做静态时序分析，那将会***。

6. ECO(Engineering Change Order)。

针对静态时序分析和后中出现的问题，对电路和单元布局进行小范围的改动.

7. Filler的插入(pad fliier, cell filler)。

Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物，用来填充标准单元和标准单元之间，I/O Pad和I/O Pad之间的间隙，它主要是把扩散层连接起来，满足DRC规则和设计需要。

8. 布线(Routing)。

Global route-- Track assign --Detail routing--Routing optimization布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下，根据电路的连接关系将各单元和I/OPad用互连线连接起来，这些是在时序驱动(Timing driven )的条件下进行的，保证关键时序路径上的连线长度能够。--Timing report clear

数字IC产品性能评价

当今的信息社会是数字化的社会，是数字IC(微处理器、存储器、标准逻辑电路)广泛应用的社会。面对庞大的数字IC产品，如何客观的、定量的评价它的性能水平成了一项重要任务。当前，对数字IC产品的评价多是依据单一指标，或是一些主观性评价，缺乏科学、系统、客观的综合评价，后得到的评价结论通用性差，不利于进行水平对比。

 针对这种现状，研究了数字IC产品性能评价模型，并着重探讨了数字IC产品性能的指标体系的构建、评价模型方法分析与BP-PCA评价模型三个方面的内容。首先提出了数字IC产品性能评价指标体系应具有的功能、设计时的思想原则，并根据这些思想原则建立了初步的数字IC产品的指标体系；然后分析了传统单一的PCA模型评价时的不足，并提出了改进评价模型的两种思路。

在对比这两种思路之后，创新性地提出了BP-PCA评价模型；后，深入研究了BP-PCA评价模型，并构建了一个综合的、系统的数字IC评价模型。通过该方法模型，能够模拟***评价的方式以对任何数字IC产品进行评价，是客观性和现实性的统一。实证研究表明，应用BP-PCA建模方法建立的评价模型，不仅具有良好的评价效果、较好的通用、开放性与时新性等特点，而且可操作性很强。

数字IC测试仪的研究

随着集成电路技术的飞速发展,集成电路的测试技术已成为集成电路产业发展重要支撑之一,也是保证集成电路性能、质量的关键手段之一。目前,集成电路测试仪一般价格比较高,但在电子实验室的实验中经常需要测试中、小规模数字IC好坏,数字集成电路的测试又是一项经常性的工作,所以,自己设计一台经济实用的集成电路测试仪是非常必要的。 

研究了国内外集成电路测试技术,提出了基于单片机系统的数字IC测试仪的设计,设计包括硬件系统设计和软件系统设计。的重点是硬件系统电路设计。设计包括AT89C52单片机的选择,可编程I/O接口,电源系统、键盘、复位电路,LED显示接口CH451,计算机与单片机串行通信接口MAX232,测试插座接口,上位计算机等。硬件系统各功能单元电路的设计全部采用模块化,每部分电路的选择都经过比较和优化设计,便于以后硬件的升级。 针对单片机电源电路带负载能力的扩流和测试插座接口电路的设计及数字IC测试向量编码方法等方面进行了改进,提高了硬件系统的可靠性,简化了软件编程,并借助EDA技术进行了验证。